题目内容
(请给出正确答案)
[单选题]
在VHDL语言中,下列对时钟边沿检测描述中,错误的是()。
A.if c1k' event and c1k = '1' then
B.if fal1ing-edge (c1k) then
C.if c1k' event and c1k = '0' then
D.if c1k' stable and not c1k = '1' then
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A.if c1k' event and c1k = '1' then
B.if fal1ing-edge (c1k) then
C.if c1k' event and c1k = '0' then
D.if c1k' stable and not c1k = '1' then
第1题
A.PROCESS为- -无限循环语句;敏感信号发生更新时启动进程,执行完成后,等待下一次进程启动
B.敏感信号参数表中,应列出进程中使用的所有输入信号
C.进程由说明部分、结构体部分、和敏感信号参数表三部分组成
D.当前进程中声明的信号也可用于其他进程
第2题
A.@后敏感信号或表达式发生变化,语句就顺序执行一次
B.wire类型变量可以在这个语句中被赋值
C.reg类型变量可以在这个语句中被赋值
D.总是循环重复执行
第7题
A.clockevent
B. clock event and clock="1"
C. clock=“O”
D. clock event and clocke'